这样设置后,便可产生一个标准正弦波,其参数为:
(1)幅值由DAC决定,DAC选定后赋值即固定(好比 0 ~ 5V),不可经过FPGA调幅,后级能够经过 VGA(压控放大器)等调幅;
(2)频率为 390.625 KHz,不可调频;
(3)初始相位为0。web
(2)ROM存储波形
(3)计数器产生地址
svg
module count( clk, rst_n, count_out ); input clk; input rst_n; output reg [7:0] count_out; always @ ( posedge clk or negedge rst_n ) begin if( !rst_n ) begin count_out <= 8'b0; end else begin count_out <= count_out + 1'b1; end end endmodule
(4)例化顶层文件
工具
4.仿真结果
使用modelsim仿真分析,编写test bench。
在仿真的时候,没法以BDF原理图模式作顶层文件去调用(开发板实物能够,仿真仍是要用verilog去例化),这时候须要新建一个 Verilog 文件,并设置为顶层文件。
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